`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    21:50:22 02/23/2009 
// Design Name: 
// Module Name:    DFF 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module DFF(D,Q,dsel,clk);

input D,clk,dsel;
output Q;

wire cl;
reg Q;

assign cl = clk && dsel;

always @(negedge clk)
	begin
		if (dsel == 1)
			Q=D;
	end

endmodule
